Bài giảng Thiết kế vi mạch VLSI ASIC - Nguyễn Văn Huy

i lập trình đơn giản, thiết kế ứng dụng dễ dàng nên chi phí và thời gian sản xuất giảm.Slide 22Thiết kế vi mạch VLSI - ASIC - FPGA1.4. FPGA là gì?Các chip FPGA và ASIC cùng với các gói phần mềm thiết kế mạch thường được các công ty thiết kế sẵn cho người sủ dụng như Xilinx, Altera.Các gói phần mềm này tích hợp đầy đủ quy trình từ “bắt đầu” đến ra “sản phẩm”, mợi thao tác hoàn toàn trong suốt với người sử dụngSlide 23Thiết kế vi mạch VLSI - ASIC - FPGAÝ tưởngThiết kếMô phỏngChạy thửLập trìnhlên mạchPhần mềm thiết kế ASIC/FPGASlide 24Thiết kế vi mạch VLSI - ASIC - FPGA1.4. FPGA là gì?Ứng dụng:Xử lý tín hiệu số, hàng không, vũ trụ, quốc phòng, tiền thiết kế mẫu ASIC (ASIC prototyping), nhận dạng ảnh, nhận dạng tiếng nói, mật mã học, mô hình phần cứng máy tính...Slide 25Thiết kế vi mạch VLSI - ASIC - FPGA1.4. FPGA là gì?Ứng dụng:Do tính linh động cao trong quá trình thiết kế cho phép FPGA giải quyết lớp những bài toán phức tạp mà trước kia chỉ thực hiện nhờ phần mềm máy tínhNgoài ra nhờ mật độ cổng logic lớn FPGA được ứng dụng cho những bài toán đòi hỏi khối lượng tính toán lớn và dùng trong các hệ thống làm việc theo thời gian thực. Slide 26Thiết kế vi mạch VLSI - ASIC - FPGA1.5. NL lập trình cho vi mạchTạo các kết nối hợp lý giữa các Cell logic hoặc giữa các transistor tích hợp sẵn để tạo thành mạch có chức năng theo yêu cầu.Slide 27Thiết kế vi mạch VLSI - ASIC - FPGA1.5. NL lập trình cho vi mạchCó hai công nghệ tạo liên kết:1 là tất các cell hoặc transistor đã được liên kết đầy đủ với nhau, khi được lập trình hệ thống sẽ phá bỏ các mối liên kết chỉ giữ lại các liên kết thuộc về mạch.2 là tất cả các cell hoặc transistor chưa được liên kết, hệ thống lập trình sẽ tạo liên kết giữa các cell để tạo thành mạch.Slide 28Thiết kế vi mạch VLSI - ASIC - FPGA1.6. So sánh lập trình vi mạch và lập trình phần mềmThảo luận so sánh.Slide 29Thiết kế vi mạch VLSI - ASIC - FPGAChương 2: Công nghệ CMOSComplementary Metal Oxide Silicon (oxit kim loại bù)Là một loại vi mạch tích hợp cao nhưng lại tiêu tốn ít năng lượng.Slide 30Thiết kế vi mạch VLSI - ASIC - FPGAChương 2: Công nghệ CMOS"complementary" ("bù"), vì các vi mạch CMOS sử dụng cả hai loại tranzito PMOS và NMOS và.Tại mỗi thời điểm chỉ có một loại tranzitor ở trạng thái đóng (ON).Slide 31Thiết kế vi mạch VLSI - ASIC - FPGAChương 2: Công nghệ CMOSCấu trúc của p-mos và n-mosSlide 32Thiết kế vi mạch VLSI - ASIC - FPGA2.1. Chuển mạch Transistor MOSSlide 33Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSCổng đảo:Slide 34Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSNguyên tắc ghep cổng CMOSNguyên tắc mắc song song cho logic ORNguyên tắc mắc nối tiếp cho logic ANDNguyên tắc thiết kế mạch CMOSViết hàm cho F (dùng bìa cacno nhóm phần tử 1)Viết hàm cho F’ (dùng bìa cacno nhóm phần tử 0, hoặc lấy đảo của F)Slide 35Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSThiết kế công AND hai đầu vàoabF = a.bf01000101F = a.b {dùng mạch nối tiếp}F’ = a’ + b’ {dùng mạch song song}Slide 36Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSThiết kế cổng AND hai đầu vàoaabbVDDVSSF = a.bSlide 37Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSCổng NAND 2 đầu vào: Xây dựng: Bảng chân lýSơ đồ mạch:abF = a.bSlide 38Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSCổng OR 2 đầu vào: abF = a + bSlide 39Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSCổng NOR 2 đầu vào: Xây dựng: Bảng chân lýSơ đồ mạch:abF = a + bSlide 40Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSBài tậpThiết kế mạch thực hiện hàm logic sau sử dụng phần tử cơ bản CMOS	F = a.b.c // phần tử and 3 đầu vào	F = a + b + c // phần tử or 3 đầu vào	F = a.b.c + a’.d + eSlide 41Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSMạch chốt:Slide 42Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Logic CMOSFlip-Flop:Slide 43Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Công truyền CMOSCông truyền:Slide 44Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Công truyền CMOSBộ ghép kênh CMOS 2 đầu vào:Slide 45Thiết kế vi mạch VLSI - ASIC - FPGA2.2. Công truyền CMOSBộ ghép kênh CMOS 2 đầu vào:MUX là phần tử cơ bản tạo ra các khối logic trong thiết kế cho ASICMUX còn được dùng để thiết kế ra các phần tử logic cơ bản và các mạch logic. (sẽ được chi tiết ở chương 4)Slide 46Thiết kế vi mạch VLSI - ASIC - FPGAChương 3: Các ASIC lập trình đượcSlide 47Thiết kế vi mạch VLSI - ASIC - FPGALiên kết lập trình đượcASIC/FPGA được cấu tạo từ các phần tử hoặc các khối logic cơ bản.Các khối này được liên kết với nhau một cách toàn diện, tức là mợi tiếp điểm đều được liên kết với nhauCác liên kết này sẽ trở nên dẫn khi khi được lập trình, gọi là antifuse – phản cầu trìSlide 48Thiết kế vi mạch VLSI - ASIC - FPGA3.1. Phản cầu trì (antifuse)Trái ngược với cầu trì, phản cầu trì có điện trở rất lớn, tương đương với một mạch hở.R>>>I=>0Slide 49Thiết kế vi mạch VLSI - ASIC - FPGASlide 50Thiết kế vi mạch VLSI - ASIC - FPGA3.1. Phản cầu trì (antifuse)Khi có 1 dòng điện lập trình khoảng 5mA chạy qua, phản cầu trì sẽ trở lên dẫn điệnRI=5mASlide 51Thiết kế vi mạch VLSI - ASIC - FPGA3.2. RAM tĩnhREAD or WRITEDATAQQ’SRAM có thể được tao ra bằng việc lập trình ASIC để tạo ra các phần tử nhớ như sau:Slide 52Thiết kế vi mạch VLSI - ASIC - FPGA3.3. Công nghệ EPROM và EEPROMCấu trúc 1 cell EPROMSourceDrain+Vpp=12VGate 2Gate 1GNDelectronsVới điện áp lập trình >12V Vpp áp vào drain, các điện tử sẽ nhẩy lên Gate1Slide 53Thiết kế vi mạch VLSI - ASIC - FPGA3.3. Công nghệ EPROM và EEPROMCấu trúc 1 cell EPROMSourceDrain+Vpp=12VGate 2Gate 1GNDNo channelKhi các điện tử bị bẫy ở Gate1, transistor trở lên không dẫn. Cell EPROM đã được lập trìnhSlide 54Thiết kế vi mạch VLSI - ASIC - FPGA3.3. Công nghệ EPROM và EEPROMCấu trúc 1 cell EPROMSourceDrain+Vpp=12VGate 2Gate 1GNDNo channelKhi các điện tử bị bẫy ở Gate1, transistor trở lên không dẫn. Cell EPROM đã được lập trìnhSlide 55Thiết kế vi mạch VLSI - ASIC - FPGA3.3. Công nghệ EPROM và EEPROMCấu trúc 1 cell EPROMKhi tác động bởi ánh sáng cực tím, các điện tử lại trở về nền => transistor trở nên dẫn – EPROM bị xóaSourceDrain+Vpp=12VGate 2Gate 1GNDÁnh sáng cực tímSlide 56Thiết kế vi mạch VLSI - ASIC - FPGA3.3. Công nghệ EPROM và EEPROMEEPROM cũng tương tự EPROM chỉ khác là thay vì dùng ánh sáng cực tím để xóa chip( tức đẩy các điện cực về vị trí nền) thì loại này cũng có thể dùng điện để xóa.Slide 57Thiết kế vi mạch VLSI - ASIC - FPGAChương 4Cell logic của các ASIC lập trình đượcSlide 58Thiết kế vi mạch VLSI - ASIC - FPGADẫn nhậpCác ASIC hoặc các FPGA đều cấu tạo từ các cell logic cơ bản, được bố trí liên tiếp trên chip.Có 3 loại cell được sử dụng:Cell dựa trên bộ ghép kênhCell dựa vào bảng tìm kiếmCell dựa vào mạch logic dải lập trình đượcSlide 59Thiết kế vi mạch VLSI - ASIC - FPGA4.1. ACT của ActelSlide 60Thiết kế vi mạch VLSI - ASIC - FPGA4.1.1. Module logic của ACT 1Các cell logic cơ bản trong họ FPGA ACT của Actel gọi là các các module logic LM.Họ ACT 1 chỉ sử dụng một loại LMSlide 61Thiết kế vi mạch VLSI - ASIC - FPGA4.1.1. Module logic của ACT 1Slide 62Thiết kế vi mạch VLSI - ASIC - FPGA4.1.1. Module logic của ACT 1Các hàm logic sẽ được xây dựng thông qua việc kết nối các tín hiệu logic đến một số hoặc tất cả các ngõ vào của các module logic.Các ngõ còn lại sẽ được nối với VDD hoặc GND.Slide 63Thiết kế vi mạch VLSI - ASIC - FPGA4.1.1. Module logic của ACT 1Ví dụ một hàm logic được xây dựng từ 1 cell logic:Slide 64Thiết kế vi mạch VLSI - ASIC - FPGA4.1.2. Đ/L khai triển ShannonÝ tưởng của định lý này bắt nguồn từ hàm logic của bộ ghép kênh 2 đầu vào:F= S.A + S’.B01SBAFSlide 65Thiết kế vi mạch VLSI - ASIC - FPGA4.1.2. Đ/L khai triển ShannonPhát biểu:Mọi hàm logic F có thể được triển khai theo biến A như sau:	F = A.F(A=1) + A’.F(A=0)Trong đó:F(A=1) là biểu diễn của F với A=1F(A=0) là biểu diễn của F với A=0Slide 66Thiết kế vi mạch VLSI - ASIC - FPGA4.1.2. Đ/L khai triển ShannonVi dụ:	F = A’.B + A.B.C’ + A’.B’.C	 = A.(B.C’) + A’.(B + B’.C)Vậy mục đích là mọi hàm F cần phải chuyển về dạng F = A.F(A=1) + A’.F(A=0). Nhằm sử dụng phần tử MUXSlide 67Thiết kế vi mạch VLSI - ASIC - FPGA4.1.2. Đ/L khai triển ShannonVi dụ thiết kế mạch sử dụng ACT 1 cho hàm sau:	F = A.B + (B’.C) + DSlide 68Thiết kế vi mạch VLSI - ASIC - FPGA4.1.3. Tạo hàm từ ACT1Sử dụng ACT1 để tạo ra các phần tử logic cơ bản và các hàm logic thông dụngSlide 69Thiết kế vi mạch VLSI - ASIC - FPGA4.1.3. Tạo hàm từ ACT1Bài tập:Thiết mạch cho các hàm sau sử dụng ACT1	F1 = a.b.c.d	F2 = a+b+c+d	F3 = F3’Thiết kế bộ cộng đủ 4 bit sử dụng ACT1Áp dụng định lý shannon vào MUX để giải bài 1Thiết mạch thực hiện hàm sau:	F = a + b’ + a.d + b.d’Thiết kế mạch giải mã tại địa chỉ 314hSlide 70Thiết kế vi mạch VLSI - ASIC - FPGA4.1.4  ACT 2 và ACT 3(a) The C-Module for combinational logic.(b) The ACT 2 S-Module(c) The ACT 3 S-Module.(d) The equivalent circuit (without buffering) of the SE (sequential element).(e) The sequential element configured as a positive-edge–triggered D flip-flop. Slide 71Thiết kế vi mạch VLSI - ASIC - FPGA4.2  Xilinx LCA Slide 72Thiết kế vi mạch VLSI - ASIC - FPGA4.2.1  XC3000 CLBDựa vào các MUX lập trình được F/G có thể dược nối tới X/Y.Slide 73Thiết kế vi mạch VLSI - ASIC - FPGA4.2.1  XC3000 CLBBảng tìm kiếm (LUT – Look up table) lập trình được.Xét hàm F = a.b + c có bảng trân lý như sau:F000110110000111111GMGMabcFVới mỗi tổ hợp đầu vào a,b,c bất kỳ được được giải mã tương ứng tới một ô trong LUT xác định giá trị của hàmSlide 74Thiết kế vi mạch VLSI - ASIC - FPGA4.2.1  XC3000 CLBGMabc0101FLook up table (EPROM)000001010111Slide 75Thiết kế vi mạch VLSI - ASIC - FPGA4.2.2 XC4000 Logic BlockSlide 76Thiết kế vi mạch VLSI - ASIC - FPGA4.3  Altera MAX Phần tử chính của Altera MAX là các mảng cổng lập trình đượcThực chất là dẫy các phẩn tử not, and, or được tích hợp với số lượng lớn và một IC, và các hàm logic được lập trình bằng việc liên kết các phần tử logic đóSlide 77Thiết kế vi mạch VLSI - ASIC - FPGASlide 78Thiết kế vi mạch VLSI - ASIC - FPGA4.4  Altera MAX Slide 79Thiết kế vi mạch VLSI - ASIC - FPGAPhát triển một ứng dụng bằng vi mạch lập trình đượcBài toán bơm nướcBài toán máy giặt